Movendo A Média Labview Fpga

Calculando a média móvel Este VI calcula e exibe a média móvel, usando um número pré-selecionado. Primeiro, o VI inicializa dois registros de deslocamento. O registro de deslocamento superior é inicializado com um elemento e, continuamente, adiciona o valor anterior com o novo valor. Este registro de deslocamento mantém o total das últimas x medições. Depois de dividir os resultados da função de adicionar com o valor pré-selecionado, o VI calcula o valor médio móvel. O registro de deslocamento inferior contém uma matriz com a dimensão Média. Este registro de deslocamento mantém todos os valores da medida. A função de substituição substitui o novo valor após cada loop. Este VI é muito eficiente e rápido porque usa a função de elemento de substituição dentro do loop while e ele inicializa a matriz antes de entrar no loop. Este VI foi criado no LabVIEW 6.1. Bookmark amp Shareexponentia l resposta média em movimento fpga Tenho um problema com o meu filtro, o filtro de média móvel ponderada exponencial (IIR 1.ª ordem). Do livro: Compreendendo o processamento do sinal digital (Lyons Richard) Tenho a seguinte fórmula calculando a frequência 3dB (fc) do alfa. Alpha é o parâmetro para controlar o filtro. Equação diferencial do filtro: ynxnalpha (1 - alfa) yn-1 Relação entre fc e alfa: alfa cos (2fcfs) - 1 sqrtcos (2fcfs) - 4cos (2fcfs) 3 Se eu agora escolher uma frequência 3dB de 0,0794Hz (tempo Constante (TC) 2s) alfa 0,00169621. (Fs94Hz) Para uma primeira ordem de filtro IIR, o tempo de subida (ta) da resposta constante (de 10 a 90) é: ta2,2TC, o que resulta em ta 4,4s. Mas se eu simular a resposta passo a passo, meu tempo de subida é cerca de 3 vezes desse valor às 14s. Não posso explicar por que a resposta de passo do meu filtro difere tanto. Para o meu filtro de média móvel, o tempo de subida calculado e simulado é igual. Eu tenho o vi que é executado no FPGA anexado. Talvez alguém possa encontrar um erro. (Veja também o filtro alfa ou o filtro RC) A sua frequência de amostragem (fs) está correta Se o tempo de loop não corresponde, isso explicaria isso. Os seus tipos de dados se parecem bons (para obter alfa dentro de 1). Mas eu sugiro uma pequena alteração na implementação. Por enquanto, é um pouco propenso a rodar à deriva, porque (1-alfa) é repetidamente multiplicado pelo yn-1. Um método um pouco mais confiável é dizer yn yn-1 (alfa (xn-yn-1)). A diferença é sutil, mas me dá melhores resultados muitas vezes. E elimina um se multiplica. A propósito, o número do reinterpreto faz o mesmo que o seu convertido de FXP para o bool, em seguida, de volta. É um pouco menos confuso, no entanto. Estou um pouco perplexo com o loop temporizado que nunca percorre. Isso impõe o tempo dessa forma (eu assumi que não seria, então nunca usei, eu uso o Loop Timer em vez disso). CLD User desde rev 8.6. Mensagem 2 de 13 (931 Visualizações) Re: exponentia l resposta de resposta média móvel fpga 10-01-2015 02:05 AM - editado 10-01-2015 02:17 AM obrigado pela sua resposta. 1, provendo minha freqüência de amostragem com o temporizador de loop. Minha entrada é 425.532 carrapatos que é igual a 94 Hz. Este tiquetaque é confirmado por ticks EWMA. - Talvez alguém possa testar o código e me dizer 2, encontrei sua abordagem na seção de truques e tipps do livro de Lyons. Vou tentar, mas você poderia explicar a rodada à deriva um pouco, eu sou bastante novo nesta área. Existe um benefício adicional de eliminar um multiplicador, exceto os recursos. A resposta de freqüência, a resposta de impulso e a resposta de passo são iguais 3, Se eu apenas mudar de bits, eu sou amável com esse método Não tenho certeza se a função reinterprate usa menos recursos. Mas obrigado por notar isso. 4, o loop temporizado itera todos os 425.532 tiques uma vez. Assim, com uma frequência de 94Hz, um valor é calculado pelo código, pois o código dentro do loop temporizado só precisa de uma iteração. Ou eu sinto falta de sua pergunta. Eu não tenho certeza do que outras informações você precisa. Eu tento comparar a resposta passo a passo de uma média móvel com uma média móvel exponencial (EWMA). Na verdade, eu só quero confirmar a teoria. Como mencionei acima para obter uma constante de tempo de 2s a uma taxa de amostragem de 94Hz, o alfa deve ser 0,00169. O tempo de subida da resposta de passo de 10 a 90 do valor final difere da teoria. O tempo de subida deve ser 4,4 com constante de tempo 2s, mas eu recebo quase 14s se eu executar meu código no FPGA. Eu confirmei que, com o alfa 0,00169, meu código leva amostras de 1297 para obter de 0,1 a 0,9 (o valor final é 1, valor inicial 0). Como você pode ver no meu código, verifico a hora do loop com o indicador marca o ewma para confirmar a taxa de amostragem do SCTL. Alguém pode confirmar as 1297 amostras que são necessárias em alfa 0,00169 Porque eu penso, que eu preciso de muitas amostras para alcançar o valor de 0,9. Eu já implementei a versão EWMA sugerida a partir da primeira resposta. O mesmo problema aqui. Mensagem 5 de 13 (881 Visualizações) Re: exponentia l resposta de mudança média em movimento fpga 10-01-2015 08:13 AM - editado 10-01-2015 08:15 AM 1, provendo minha freqüência de amostragem com o temporizador de loop. Minha entrada é 425.532 carrapatos que é igual a 94 Hz. Este tiquetaque é confirmado por ticks EWMA. - Talvez alguém possa testar o código e me dizer 2, encontrei sua abordagem na seção de truques e tipps do livro de Lyons. Vou tentar, mas você poderia explicar a rodada à deriva um pouco, eu sou bastante novo nesta área. Existe um benefício adicional de eliminar um multiplicador, exceto os recursos. A resposta de freqüência, a resposta de impulso e a resposta de passo são iguais 3, Se eu apenas mudar de bits, eu sou amável com esse método Não tenho certeza se a função reinterprate usa menos recursos. Mas obrigado por notar isso. 4, o loop temporizado itera todos os 425.532 tiques uma vez. Assim, com uma frequência de 94Hz, um valor é calculado pelo código, pois o código dentro do loop temporizado só precisa de uma iteração. Ou eu sinto falta de sua pergunta, usei uma planilha para simular e obtenho quase exatamente a mesma resposta (1299 ciclos para passar de 0,1 a 0,9). As planilhas são uma ferramenta útil para testar cálculos. 1. Ok. Nunca usei o Single-Cycle-Timed-Loop (SCTL) com o T escrito para a parada. Isso forçaria as funções de matemática a serem de ciclo único, mas não tenho certeza se isso é alguma vantagem. Eu só queria ter certeza de que o tempo foi confirmado, e é. 2. A derivação de rodada provavelmente não aparecerá, a menos que sua entrada seja pequena (menos de 0,1). Eu vejo agora que você tem 40 bits (39 direito do decimal) para o feedback. Isso leva um pouco de FPGA para se multiplicar, mas não terá problemas de arredondamento. Outras partes apenas tinham 18 bits (17 à direita do decimal), portanto, alfa (0,00169 - .000007) vezes, uma entrada de 0,1 seria 0.000169 - 0.000007 ou erro 7). Mas isso se multiplica também é de 40 bits, então você não deve ver nenhum problema. Normalmente, a saída yn tem menos bits, e irá rodar no último bit. Mas porque está em um loop multiplicado por 1-alfa a cada vez, a rodada às vezes acumula cada loop até que ele seja grande o suficiente para afetar os resultados de adição. É difícil de explicar, mas a minha regra geral é que eu espero um erro igual ao menor bit dividido por alfa, usando o método original, ou cerca de metade que usine o método de um único múltiplo. As respostas serão quase idênticas, com exceção de uma pequena diferença. A maior vantagem é salvar o espaço FPGA (e tempo de compilação). E você pode reduzir seu número de bits um pouco para economizar ainda mais. 3. São basicamente idênticos. E ambos os métodos são gratuitos em FPGA. Os bits não foram alterados, então nenhuma lógica é necessária, eles são simplesmente rotulados. 4. Eu acho que você respondeu bem. Geralmente, neste ponto, eu ajustaria o alfa até que meus resultados correspondiam ao que eu queria e segui em frente. Odeio não entender uma incompatibilidade, mas geralmente não tenho tempo para mergulhar nela. Mas, por causa da ciência, consideramos que sua fórmula pode ser errada. Eu acho que você pode estar usando uma fórmula para uma decadência exponencial contínua (e-ttau), não para uma decaimento exponencial discreto ((1-alfa) i). É mais fácil ver isso como uma função de passo de 1 a 0. Nesse caso, yn (para ngt0) é yn (1-alfa) (n). Podemos encontrar n para yn 0.9, como nlog1-alpha (0.9) 62, e n para yn 0.1, como 1361, para uma diferença de 1299. CLD User desde rev 8.6. Obrigado pela sua resposta detalhada. Quanto ao problema com o tempo de subida, acho que encontrei o erro. Você pode estar certo de que a fórmula não está correta, ou o que provavelmente é mal interpretado por mim e configurado no contexto incorreto. Quando eu estava de bicicleta em casa do trabalho, lembrei-me de uma função útil de labview: alisando coeficientes de filtro. Aqui você só precisa configurar tauTC e fs e calcula o nominal e o denominador para a média móvel exponencial e a média móvel. Como o indicador é alfa, eu poderia comparar o resultado com a fórmula que usei e houve uma grande diferença. O Labview usa a seguinte fórmula: alpha1-exp (-1 (fsTC)). Com esta fórmula TC2s é igual a alpha0,0053. E com este alfa minha simulação funciona Risetime 4,4s citando você: Geralmente, neste momento, eu ajustaria alfa até que meus resultados correspondessem ao que eu queria e segui em frente. Eu adoraria fazer o mesmo, mas como esta é minha tese de mestrado, eu tenho que resolver essas coisas. Agora, de volta aos problemas de arredondamento. Eu entendo, que os pequenos valores são um problema maior. Como esse filtro é usado em um Bloqueio, os valores serão REALMENTE pequenos. Mas eu já testei isso em nosso dispositivo de medição e funciona, por isso também vou testar sua versão, mas se eu não tiver problemas, acho que eu mantenho isso em 40bits. A simulação da seguinte configuração causou um erro de 2.3. Usando 57 bits reduziu o erro para abaixo de 1. Eu acho que 40bits devem ser suficientes. E no que diz respeito aos recursos, não tenho preocupações. Embora usando um myrio no final eu ainda tenho um monte de fatias DSP para a multiplicação e 10 FlipFlops grátis. Então eu acho que este tópico está resolvido. Obrigado pela sua grande ajuda e pensamentos interessantes. Legal Estou feliz por estar funcionando, agora. Eu cresci na era sem fatias DSP em FPGAs, e contagens de células menores, então ainda tendem a pensar nesses termos. Eu ainda prefiro passar 25 minutos de programação para reduzir meus tempos de compilação. Eu tive casos em que eu cortei o tempo de compilação de 90 minutos a 45 minutos, otimizando um pouco. Com um servidor poderoso para compilação, isso é menos importante. Uma dessas otimizações é reduzir as contagens de bits onde eu posso, especialmente para se multiplica. Por exemplo, o alfa é 160 e, para 0,0053, você também pode usar 12-4 (contagem de número inteiro negativo). Você também pode eliminar muitos bits superiores da sua entrada. 5 minutos para escolher a menor contagem de bits pode economizar facilmente 2-10 minutos para cada compilação. Minha segunda otimização é reduzir as multiplicações, mas com uma fatia DSP, isso não é tão importante. Não consigo encontrar boa documentação sobre as fatias do DSP (se você tiver algum, por favor, publique links), mas, como eu entendo, se você multiplicar números maiores (contagens de bits), ele precisa de fatias múltiplas e talvez seja hora de combinar os resultados. E mais um truque: escolha um alfa com um valor binário simples, como 1256 (você escolheu cerca de 1189) e mude o fs até obter o alisamento desejado. Em seguida, use uma constante para alfa. Multiplicar por uma constante 1256 é livre no FPGA (ele apenas desloca os bits). Por essa questão, fazer alfa constante pode otimizar as multiplicações um pouco. Dependendo da inteligência do otimizador, ele pode mudá-lo para um conjunto de adders em vez disso. As entradas do painel frontal são excelentes para que as coisas funcionem, mas as constantes otimizam muito melhor. Utilizador CLD desde a rev. 8.6. Se você tiver uma média de 16 vezes mais amostras (fs 16x o que era), você deve incluir mais 4 bits em seus comentários. Você já tem pleanty, de modo que talvez não seja importante a menos que você vá muito mais rápido. Caso contrário, aumentar fs provavelmente é bom. Se a entrada tiver ruído de baixa frequência, a amostragem não ajuda a eliminar isso. O ruído de alta freqüência, no entanto, reduz com o excesso de amostragem. Se, por exemplo, o ruído acima de 10Hz é -5dB (isto é, 10 a 0,5 vezes a amplitude do sinal que você gosta), e você amostra em 20Ss, você provavelmente pegará -5 dB em suas leituras iniciais. Se o seu -3dB (fc) também for 10Hz, então você acabará com um ruído de -8dB sobrado no seu sinal. Se, em vez disso, tomar 200Ss, grupos médios de 10, depois passar essas médias para o filtro, você não ajudará o ruído a 10Hz (você estava medindo 10Hz de ruído sem efeitos de amostragem), mas reduziria o ruído acima de 100Hz em cerca de um fator próximo (Mas não realmente) 10. Existem classes inteiras de um semestre que discutem o porquê, como, etc. A versão curta é esta: cada amostra é a soma do sinal que deseja e o ruído. Se você adicionar 10 amostras, você receberá 10x o sinal desejado e a soma de 10 ruídos. A natureza do ruído determina o que você obtém quando você adiciona as 10 amostras de ruído. O ruído gaussiano acrescenta uma maneira (algo como: se 83 de amostras estão abaixo de X, a soma tem 83 somas abaixo de 1.1X, ou algo assim). O ruído linear adiciona outra maneira. E os padrões de repetição adicionam outra maneira. Então, sem saber exatamente o que é o ruído, ninguém pode responder com certeza, exceto que a média de amostras múltiplas provavelmente ajuda, e quase nunca dói. Há também a questão do aliasing. Se você tem uma interferência do seno de 60Hz, em -3dB, e amostra em 10.001Ss (assume sempre que os relógios não coincidem presicamente), você obterá algo como 0.006Hz a -3dB adicionado ao seu sinal e seu filtro não o removerá . Mas colidindo sua taxa de amostragem para 100.001Ss, colocará a interferência em aproximadamente 40Hz, então seu filtro deve eliminá-la. A média de 10 amostras por vez é um tipo de filtro (caixa). Se você olhar para ele em um domínio de freqüência, você pode ver que algumas freqüências mais altas são deslocadas para frequências mais baixas de uma maneira estranha e nem todas são reduzidas. Se você estiver com média de 4000 Ss, 100 de cada vez, você terá uma média de 40 vezes por segundo. Com 60Hz de interferência, você terá cerca de 13 tanto ruído, deslocado para 20Hz, que não irá filtrar, assim como 60Hz teria. Então, seria melhor usar o filtro EWMA na taxa de amostragem mais alta. Do que a média de blocos de entradas, depois filtre isso. E a média é (provavelmente) melhor do que apenas usar uma taxa de amostragem mais lenta. Se você tem um adaptador de entrada com filtros eletrônicos incorporados, isso é ainda melhor, e não há necessidade de amostrar mais de 2X a freqüência dos filtros. Usuário CLD desde a rev. 8.LabVIEW Digital Filter Design Toolkit 8.2.1 Readme O LabVIEW Digital Filter Design Toolkit 8.2.1 aborda problemas de instalação com o Windows Vista x64 Edition, a versão de 64 bits, que estão presentes no Digital Filter Design Toolkit 8.2. Se você instalou o Digital Filter Design Toolkit 8.2, primeiro você deve desinstalar essa versão antes de instalar o Digital Filter Design Toolkit 8.2.1. Este arquivo contém informações para apresentá-lo ao Kit de ferramentas de design de filtro digital. Este arquivo também fornece recursos de ajuda que você pode usar ao trabalhar com o kit de ferramentas. O arquivo contém as seguintes informações que você precisa entender. O Digital Filter Design Toolkit fornece uma coleção de ferramentas de design de filtro digital para complementar o LabVIEW Full ou Professional Development System. O Digital Filter Design Toolkit ajuda você a projetar filtros digitais sem exigir que você tenha conhecimento avançado de processamento de sinal digital ou técnicas de filtragem digital. Com o Digital Filter Design Toolkit, você pode projetar, analisar e simular filtros digitais de ponto flutuante e ponto fixo. Sem conhecimento prévio sobre a programação no LabVIEW, você pode usar os VIs de Design Digital Design de Filtro para interagir graficamente com as especificações do filtro para projetar filtros digitais apropriados. O Digital Filter Design Toolkit fornece VIs que você pode usar para projetar um filtro de resposta de impulso finito digital (FIR) ou de resposta de impulso infinito (IIR), analisar as características do filtro digital, alterar a estrutura de implementação do filtro digital e processar dados Com o filtro digital. Além do suporte de ponto flutuante, o Digital Filter Design Toolkit fornece um conjunto de VIs que você pode usar para criar um modelo de filtro digital de ponto fixo, analisar as características do filtro digital de ponto fixo, simular o desempenho do fixo Filtro digital ponto-a-ponto e gerar código C de ponto fixo, código LabVIEW inteiro ou código de matriz de porta programável de campo LabVIEW (FPGA) para um alvo específico de ponto fixo. O Digital Filter Design Toolkit fornece VIs para design de filtro digital multirate. Você pode usar os VIs para projetar e analisar um filtro multi-estágio multi-estágio de ponto flutuante. Você então pode usar o filtro multirate projetado para processar dados. O Digital Filter Design Toolkit também fornece um conjunto de VIs que você pode usar para criar, analisar e simular um filtro de multirate de ponto fixo. Você pode gerar o código LabVIEW FPGA a partir do filtro multirate de ponto fixo projetado para um alvo NI I reconfigurável (RIO). Além das ferramentas gráficas para design de filtro digital, o Digital Filter Design Toolkit também fornece funções MathScript que LabVIEW MathScript oferece suporte. Essas funções MathScript permitem que você crie filtros em um ambiente baseado em texto. Para usar o Digital Filter Design Toolkit, você deve ter o National LabVIEW 8.2 ou posterior, Sistema de Desenvolvimento completo ou profissional, instalado no computador host. Nota: Se você quiser usar o Kit de ferramentas de design de filtro digital para gerar o código LabVIEW FPGA a partir de um filtro de ponto fixo, você deve ter o Módulo FPGA National Instruments LabVIEW e o software NI-RIO instalado com o LabVIEW. Certifique-se de instalar o módulo FPGA e o software NI-RIO antes de instalar o Kit de ferramentas de design de filtro digital. Se você já tiver instalado o kit de ferramentas de design de filtro digital, desinstale o kit de ferramentas de design de filtro digital antes de instalar o módulo FPGA e o software NI-RIO. Complete as seguintes etapas para instalar o Kit de ferramentas de design de filtro digital. Antes da instalação, verifique se o seu computador atende às seguintes condições: Uma versão compatível do LabVIEW está instalada. Nenhuma versão anterior do Digital Filter Design Toolkit, incluindo versões beta, está instalada. O LabVIEW não está sendo executado. Nota: Se você quiser usar o Kit de ferramentas de design de filtro digital para gerar o código LabVIEW FPGA de um filtro de ponto fixo, verifique se você possui o módulo FPGA e o software NI-RIO instalado. Insira o CD LabVIEW Digital Filter Design Toolkit. Execute o programa setup. exe. Siga as instruções que aparecem na tela. O Digital Filter Design Toolkit 8.2.1 inclui correções de erros, mas não fornece novos recursos. O Digital Filter Design Toolkit 8.2 incorpora os seguintes novos recursos: Design de filtro digital Funções MathScript Use as funções MathScript de design de filtro digital para projetar filtros digitais com LabVIEW MathScript em um ambiente baseado em texto. Ferramentas aprimoradas de design de filtro de ponto fixo O Digital Filter Design Toolkit 8.2 melhora a usabilidade dos VIs de Ferramentas de Ponto Fixo. Esses VIs podem ajudá-lo a projetar um filtro de ponto fixo com apenas algumas entradas necessárias. Você também pode usar esses VIs para refinar o design do filtro. O Digital Filter Design Toolkit 8.2 categoriza coeficientes de filtro em dois grupos: coeficientes de filtro a k e coeficientes de filtro b v. Esses dois grupos de coeficientes de filtro usam diferentes intervalos de valores. Esta alteração permite que você quantize os coeficientes do filtro eficientemente usando um número limitado de bits. Geração de código de filtro de ponto fixo aprimorada O Digital Filter Design Toolkit 8.2 melhora a geração de código de filtro de ponto fixo e suporta mais modelos de filtro de ponto fixo, como aqueles com coeficientes de 32 bits. Você pode especificar um modelo de filtro de ponto fixo para executar multiplicações I32xI16 ou I32xI32, além das multiplicações I16xI16. Você também pode gerar um bloco de filtro que pode processar sinais multicanal. O Digital Filter Design Toolkit organiza o código LabVIEW gerado nos arquivos do projeto LabVIEW (.lvproj) para que você possa integrar o filtro em outro projeto. Para a geração de código LabVIEW FPGA, o Digital Filter Design Toolkit 8.2 melhora o mecanismo de armazenamento de coeficientes de filtro e os estados internos de filtros digitais. O novo mecanismo armazena os estados internos de um filtro nos itens de memória do código LabVIEW FPGA gerado. Para os filtros FIR, este mecanismo armazena os coeficientes do filtro FIR nas tabelas de consulta. Ao processar sinais multicanal, o código LabVIEW FPGA pode compartilhar os coeficientes de filtro e os recursos lógicos de controle de filtragem entre os múltiplos canais. Rational Resampling Multirate Filter Support O Digital Filter Design Toolkit 8.2 fornece suporte para o projeto, análise e implementação de filtros de multirama de reimamação racional, além de filtros de decimação e interpolação. A reamostragem racional é útil para a interface com sistemas de processamento de sinal digital (DSP) que operam a taxas diferentes. Por exemplo, você pode usar o reimampling racional para converter um sinal de 48 kHz de um sistema de áudio profissional para um sinal de 44,1 kHz para um CD de áudio. Multipress Filter Design Express VIs Use o Design FIR de Multirate, Multistage Multirate Filter Design e Multirate CIC Design Express VIs para projetar filtros multi FIR FIRTS, multirate filtros e multirate cascaded integrator comb (CIC) filtros de forma interativa. Suporte de Design de Filtro de Multirate de Ponto Fixo Use os VIs de Ferramentas de Ponto Fixo Multirate para quantizar, modelar e simular filtros de multirate de ponto fixo. Filtro Multirate de Ponto Fixo Suporte de Geração de Código FPGA Use o DFD FXP MRate Code Generator e o DFD FXP NStage MRate Code Generator VIs para gerar o código LabVIEW FPGA a partir de filtros de multirate de ponto fixo. Você pode gerar código para aplicativos de filtragem de canal e multicanal. Você também pode gerar código de ambos os filtros de multirate e multi-estágio. Filtro médio móvel de ponto fixo Suporte de geração de código FPGA Use o VI do gerador de código intermediário móvel de DFD FXP para gerar o código LabVIEW FPGA a partir de filtros de média móvel de ponto fixo (MA). O código LabVIEW FPGA gerado a partir de um filtro MA de ponto fixo ajuda você a efetuar uma filtragem MA eficiente em um sinal de entrada usando poucos recursos de hardware. Use os VIs de Utilidades para desenhar as regras de transferência de função, zero-pólo-ganho e diferença em controles de imagem. Filtrar Salvar e Carregar de Ferramentas de Arquivo de Texto Use o DFD Salvar no Arquivo de Texto e o DFD Salvar MRate para VIs de Arquivo de Texto para salvar filtros, incluindo filtros de multirate, como arquivos de texto. Você pode obter as estruturas de filtro, os pedidos de filtro e os coeficientes de filtro dos arquivos de texto. Você então pode copiar os coeficientes do filtro dos arquivos de texto e usar os coeficientes em outras aplicações. Use o carregamento DFD do VI de arquivo de texto para carregar um filtro de um arquivo de texto. Você não pode usar este VI para carregar um filtro multirate. O Digital Filter Design Toolkit 8.2 fornece mais de 100 exemplos que demonstram como realizar certas tarefas usando os VIs e funções de Design de Filtro Digital. Esses exemplos incluem tutoriais de inicialização e estudos de caso aprofundados. Versão 8.2.1 (438APUX0) O Kit de ferramentas de design de filtro digital 8.2.1 corrige um problema em que a função MathScript de primeira fase não consegue calcular corretamente o fator espectral de fase mínima de um filtro de resposta de impulso finito (FIR) de fase linear. Versão 8.2 O Digital Filter Design Toolkit 7.5 não tinha restrições sobre o número de estágios ou o atraso diferencial de um filtro CIC. O Digital Filter Design Toolkit 8.2 restringe o número de estágios de um filtro CIC ao intervalo 1, 8 e restringe o valor de atraso diferencial para 1 ou 2. Se você quiser usar um filtro que você criou com o Digital Filter Design Toolkit 7.5, o Kit de ferramentas de design de filtro digital 8.2 pode denunciar o filtro como um objeto de filtro inválido. Se você encontrar esta situação, guarde o filtro como um arquivo binário no Digital Filter Design Toolkit 7.5 e, em seguida, use o Digital Filter Design Toolkit 8.2 para carregar o filtro no arquivo binário. O Digital Filter Design Toolkit 7.5 definiu a freqüência de amostragem de um filtro multirate como a freqüência de amostragem máxima no filtro multirate. O Digital Filter Design Toolkit 8.2 define a freqüência de amostragem de um filtro multirate como a freqüência de amostragem de entrada no filtro multirate. Portanto, se você deseja usar um filtro de interpolação que você projetou com o Digital Filter Design Toolkit 7.5, primeiro você deve alterar a freqüência de amostragem do filtro de interpolação da freqüência de amostragem máxima para a freqüência de amostragem de entrada. Esta alteração não afeta a decimação e os filtros sem mudança de taxa. No Digital Filter Design Toolkit 8.2, a modelagem DFD FXP para CodeGen Express VI não está na paleta Ferramentas de Ponto Fixo. Use o DFD FXP Quantize Coef VI para quantificar os coeficientes de um filtro e o DFD FXP Modeling VI para criar um modelo de filtro de ponto fixo. No Digital Filter Design Toolkit 7.5, as saídas de resposta de fase e de fase do DFD Plot MRate Freq Response VI eram clusters. No Digital Filter Design Toolkit 8.2, essas saídas são matrizes de clusters. Versão 8.2.1 Além dos problemas conhecidos no Digital Filter Design Toolkit 8.2. O Digital Filter Design Toolkit 8.2.1 contém o seguinte problema conhecido: Como as fontes padrão no Windows Vista são diferentes das fontes padrão em versões anteriores do Windows, você pode perceber problemas estéticos, como seqüências de texto superpostas ou truncadas, em VIs E caixas de diálogo LabVIEW. Para corrigir esse problema, altere o tema do sistema operacional para o Windows Classic na caixa de diálogo Configurações do tema e reinicie o LabVIEW. Selecione Start0187Control Panel0187Appearance and Personalization e clique em Alterar o tema para exibir a caixa de diálogo Configurações do tema. Os VIs de Análise de Filtro podem levar muito tempo para analisar um filtro com uma ordem elevada. O DFD Remez Design VI pode levar muito tempo para projetar um filtro FIR com uma ordem elevada. O DFD Least Pth Norm Design VI pode levar muito tempo para completar projetos que possuem algoritmos iterativos. O Digital Filter Design Toolkit 8.2 não permite zeros de zero valor no Pole-Zero Placement Express VI. Se você especificar um zero de valor zero, o VI Express força o zero com valor zero para um zero não valor zero. Quando você projeta um filtro de ponto fixo, você deve configurar os quantizers. Cada quantizador contém um booleano assinado que especifica se deve tratar o número de entrada como um número assinado. O Digital Filter Design Toolkit 8.2 oferece apenas os números assinados. As características de um filtro podem mudar se ocorrerem erros numéricos durante a conversão entre os coeficientes de filtro das diferentes estruturas de filtro. Quando você converte a estrutura de um filtro, o filtro com a nova estrutura pode ser completamente diferente do filtro original. Se você encontrar essa situação, tente usar uma estrutura diferente. Talvez seja necessário compilar os VIs de exemplo de design de filtro digital que demonstram como usar o código LabVIEW FPGA gerado em projetos LabVIEW. Consulte a Ajuda do LabVIEW. Acessível ao selecionar Help0187Search a Ajuda do LabVIEW no menu suspenso no LabVIEW, para obter informações sobre o uso do Digital Filter Design Toolkit. Você pode acessar os exemplos para o Kit de ferramentas de design de filtro digital selecionando Help0187Find Exemplos para exibir o NI Example Finder e, em seguida, navegar para a pasta Ferramentas e Modules0187Digital Filter Design. Você também pode clicar no link Localizar exemplos na seção Exemplos da janela de Introdução para exibir o NI Example Finder. Você pode modificar um exemplo de VI para se adequar a um aplicativo, ou você pode copiar e colar de um ou mais exemplos em um VI que você criou. Você também pode encontrar os exemplos para o Digital Filter Design Toolkit no diretório LabviewexamplesDigital Filter Design. 0169 200682112007 National Instruments Corporation. Todos os direitos reservados. De acordo com as leis de direitos autorais, esta publicação não pode ser reproduzida ou transmitida de qualquer forma, eletrônica ou mecânica, incluindo fotocópias, gravação, armazenamento em um sistema de recuperação de informações ou tradução, total ou parcial, sem o prévio consentimento por escrito da National Instruments Corporação. National Instruments, NI, ni. E LabVIEW são marcas comerciais da National Instruments Corporation. Consulte a seção Termos de Uso no nilegal para obter mais informações sobre as marcas registradas da National Instruments. Outros nomes de produtos e empresas mencionados neste documento são marcas comerciais ou nomes comerciais de suas respectivas empresas. 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